1. hspice的網表怎麼生成。我有一個電路圖，想用hspice模擬，請問網表怎麼生成，是用什麼軟體
像這么簡單的電路用手寫就可以了（看看網表的基本寫法就可以寫出來了），保存成.sp格式的文件，如果想用軟體的話，在pc上可以用workview、orcad等，如果在linux系統下，可以用cadence composer、laker adp等
2. 微電子晶元設計大學期間應掌握哪些知識和軟體
電路基礎，模電，數電，做電路這些是最基本的；如果是做IC，模擬集成電路和數字集成電路要學一學，看你做哪個方向了。還有硬體描述語言，verilog 或者 vhdl
半導體物理和器件，這個也要有一定了解，設計的時候總要知道器件的工作狀態吧？
至於軟體，這個不是最重要的，上手都不難，關鍵要懂得怎麼設計。
模擬電路一般要用到：spectre 或 hspice做模擬， 版圖用 virtuoso, Laker，驗證 calibre 等等
數字IC的軟體很多：Modelsim 用於描述和模擬, Design Compiler 用來綜合, Prime Time 作時序分析， Astro 作布局布線, Calibre版圖驗證等等
3. IC設計公司最常用的是什麼軟體還有IC設計的流程究竟是什麼（回答盡量通俗一點）
1. 首先是使用 HDL 語言進行電路描述，寫出可綜合的代碼。然後用模擬工具作 前模擬，對理想狀況下的功能進行驗證。這一步可以使用 Vhdl 或 Verilog 作為 工作語言， EDA 工具方面就我所知可以用 Synopsys 的 VSS （for Vhdl） VCS 、 （for Verilog）Cadence 的工具也就是著名的 Verilog-XL 和 NC Verilog 2.前模擬通過以後，可以把代碼拿去綜合，把語言描述轉化成電路網表，並進行 邏輯和時序電路的優化。在這一步通過綜合器可以引入門延時，關鍵要看使用了 什麼工藝的庫這一步的輸出文件可以有多種格式，常用的有 EDIF 格式。綜合工 具 Synopsys 的 Design Compiler，Cadence 的 Ambit 3，綜合後的輸出文件，可以拿去做 layout，將電路 fit 到可編程的片子里或者 布到矽片上這要看你是做單元庫的還是全定製的。全定製的話，專門有版圖工程 師幫你畫版圖，Cadence 的工具是 layout editor 單元庫的話，下面一步就是自 動布局布線,auto place & route，簡稱 apr cadence 的工具是 Silicon Ensembler,Avanti 的是 Apollo layout 出來以後就要進行 extract,只知道用 Avanti 的 Star_rcxt,然後做後模擬，如果後模擬不通過的話，只能 iteration， 就是回過頭去改。 4,接下來就是做 DRC,ERC,LVS 了,如果沒有什麼問題的話，就 tape out GDSII 格式的文件， 送製版廠做掩膜板， 製作完畢上流水線流片， 然後就看是不是 work 了做 DRC,ERC,LVSAvanti 的是 Hercules,Venus,其它公司的你們補充好了 btw:後模擬之前的輸出文件忘記說了，應該是帶有完整的延時信息的設計文件 如：*.VHO,*.sdf RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT 1。PT 後一般也要做動態模擬，原因：非同步路徑 PT 是做不了的 2。綜合後加一個形式驗證，驗證綜合前後網表與 RTL 的一致性 3。布版完成後一般都會有 ECO，目的手工修改小的錯誤 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC, LVS--->TAPE OUT SPEC：specification，在進行 IC 設計之前，首先需要對本 IC 的功能有一個基 本的定義。 ARCHITECTURE：IC 的系統架構，包括演算法的設計，演算法到電路的具體映射，電 路的具體實現方法，如匯流排結構、流水方式等。 在 IC 前端的設計中，ARCHITECTURE 才是精華，其他的大部分都是 EDA 工具的使 用，技術含量不高。 dv, design verification,驗證 和前端、後端並列。 DFT, design for test. 前後端合作，並與 tapeout 後測試合作。 ir-drop. 後端和驗證合作。 SI, 後端。 low-power design ,前後端合作. 數字 ic 設計流程 2 根據我的工作寫了一個數字 ic 的設計流程，肯定有很多不足甚至錯誤的地方，歡迎大家批評指正！ 數字 ic 設計流程； 1. 需求分析： 只有需求分析做好了才可能設計出一個好的產品。這個工作主要 是根據市場需求規劃整個 chip 所要實現的全部功能，這也是一個很痛苦的工作，因為市場要求設計 人員設計出功能越多越好並且單價越低越好的產品(mission impossible ^_^)。如果你做得是一個很有 前瞻性很有技術性的 chip，那就更要命了，在你做規劃的時候，你用的協議很可能只是一個草案， 到你的代碼模擬通過或者即將投片的時候，草案變成了一個國際標准，並且作了修改，修改的那部 分你很可能就沒有實現(痛苦啊)， 這個時候你怎麼辦？所以需求分析是很重要的， 不過國內的工程師 一般不重視這一步。 2. 系統設計： 就是考慮把需求怎麼實現的過程。這個階段涉及到的工作是時 鍾模塊的實現思想、各個具體模塊的劃分、模塊之間的介面和時序關系、管腳說明及封裝、寄存器 功能描述及編址等。Active HDL 這個工具可以很清楚的表達出模塊之間的層次和關系，推薦在系統 設計的時候使用。系統設計做的好對代碼編寫和模擬有很大幫助，可以很大程度上減輕後端的壓力。 3. 代碼編寫： code，大家最喜歡的階段也是大家認為比較沒有前途的階段。不過要想做出來的 chip 成本低，一個好的高質量的 code 也是很重要的。流行的編輯工具是 Ultraedit32，Active HDL 也很不 錯，沒有這些工具就用記事本吧，赫赫，工作站上一般就是用 vi 編輯器了。 4. 代碼模擬： 模擬用 的工具工作站上的有 VCS、nc_verilog 和 nc_sim 等，也有用 modelsim 的，不過比較少；pc 上一般 就是用 modelsim 了， Active HDL 也有比較多的人用， 我覺得 pc 上還是 modelsim 比較好， 但是 Active HDL 可以生成 test_bench 的框架，要是兩個工具都有，不防結合起來用。 5. fpga 測試： 這一步不 是必需的，但是 fpga 測試很容易找出代碼模擬很難發現的錯誤，比如非同步 fifo 的空滿判斷等，只是 fpga 驗證環境的構建比較困難。 fpga 階段經常用到下面的一些工具： 在 Synplicity 這是一個非常好的 綜合工具，綜合效率比較高、速度也比較快，同時也能檢查出代碼編寫中的一些錯誤，FPGA Express 也不錯。布線工具根據選用的不同公司的 fpga 而選用不同的工具，Xilinx 公司的產品用 ISE，Altera 公司的產品選用 QuartusII 或者 MaxplusII。 以上就是數字 ic 設計的所謂的前端工作，下面是後端流 程，後端流程的工作和投片廠家有關，設計人員的工作量在不同廠家之間相差還是比較大的 6. 綜 合： 綜合是指將 rtl 電路轉換成特定目標 （用約束來描述） 的門級電路， 分為 Translation、 Optimization 和 Mappin，設計者需要編寫約束文件，主要為了達到時序，面積，功耗等的要求，涉及到的綜合工 具如 synopsys 的 design compiler,cadence 的 ambit buildgates(包含在 se_pks or spc 中)。毫無疑問， synopsys 的 DC 是大家常用的，最新的版本是 2003.06 版。還有一個工具是 magma，主要是面向 0.18 及以下工藝，發展比較快。 7. 門級驗證： 這一步是為了保證布局布線的正確性。 門級驗證包括 了門單元的延時信息，因而需要廠家工藝庫的支持。 一開始要用到 formality 進行功能上的形式驗 證。 通過 formality 檢查後，要進行動態模擬和靜態時序分析(STA)。STA 的工具常見的工具 是 synopsys 公司的 primetime，這種工具只用來分析門級的時序，速度較快，對提高電路的分析速度很 有幫助，可以在很短的時間找出 timing violation，縮短驗證所用的時間，並且分析的覆蓋面比較廣， 不需要 testbench。動態模擬和代碼模擬一樣，模擬用的工具有 VCS、nc_verilog 和 nc_sim 等，觀察 輸出是否達到功能與時序的要求，這種驗證方法需要 testbench，對硬體要求高，速度慢，但是是一 種比較可靠的方法 8 布局布線 CADENCE 的 SPC、MONTEREY 的 ICWIZARD 都是很好的工具， 易於使用。 廠家根據工藝會加入線延時信息返回給設計者。 9 後模擬 使用的工具和門級驗證一樣。 有些廠家為了盡可能縮短後端時間，可以幫你做 formality 檢查，但是需要設計者提供源代碼，設計 者一般都會拒絕。 好了，剩下的事情就讓廠家去做吧。 歡迎大家批評指正！ 我對 IC 設計流程的一些理解（模擬 IC 部分）對於模擬 Asic 而言，在進行設計時是不能使用 verilog 或者其他的語言對行為進行描述，目前已知的可 以對模擬電路進行描述的語言大部分都是針對比較底層的針對管級網表的語言， 比如在軟體 hspice 和 hsim 所使用的面向管級網表連接關系的語言——spice。因此如果使用語言對電路進行描述的話，在遇到比較大 型的電路時使用門級或者管級網表就比較麻煩。所以，一般在進行模擬電路設計的時候可以使用圖形化的 方法來對模擬電路進行設計。比較常用的工具有 Cadence 公司的 Virtuso、Laker、Epd（workview） ，其中 Cadence 自帶有模擬器 spectra 可以實現從電路圖輸入到電路原理圖模擬，以及根據電路圖得到版圖並且 可以利用 cadence 的其他工具插件實現完整的版圖驗證，從而完成整個模擬電路晶元的設計流程。但是對 於 Laker 和 Epd 而言，這些軟體所能完成的工作只是利用 foundry 模擬庫中基本單元構建模擬電路圖，所 得到的只是模擬電路的網表，而不能對該模擬電路進行模擬，因此一般在使用 laker 或者 EPD 的時候都需 要將得到的模擬電路轉化為網表的形式，利用第三方的模擬軟體進行模擬，比如使用 hsim、hspice 或者 pspice 對得到的網表進行模擬。然後再使用第三方的版圖軟體進行版圖設計和 DRC、ERC、LVS 檢查，所 以從設計的方便性上講使用 Cadence 的全系列設計軟體進行模擬電路設計是最為方便的。 在得到模擬電路的版圖後就可以根據版圖提取寄生參數了，寄生參數的提取方法和前面所講的數字電路的 版圖參數提取是完全相同的，利用提取得到的寄生參數就可以得到互聯線所對應的延遲並且將該延遲或者 是 RC 參數反標回模擬電路圖中去，從而得到更符合實際版圖情況的電路圖。對該電路圖模擬就可以完成 後模擬，得到更符合實際晶元工作情況的信號波形。 因此， 在模擬電路設計中版圖設計是非常重要的， 一個有經驗的版圖設計師可以很好將各種模擬效應通 過版圖來避免，從而在相同設計的情況下得到性能更好的晶元設計。另外，一個准確的模擬單元庫對於得 到更貼近實際流片測試結果的模擬波形也具有很大幫助的。 可惜目前國內的 foundry 做的庫都不是很理想， 做的比較好的就只有 TSMC、UMC 這種大廠。
4. 版圖軟體laker快捷鍵有哪些
pool,pond 這兩個名詞均有「池塘、水塘」之意.pool指自然形成的池塘.pond一般指鄉村由人工挖的可供喂養鵝鴨等的水塘,非一般可比,多作引申用,有時含誇張意味.lake :湖laker：湖魚,湖船,湖船水手